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    實施例提供一混波器胞元，其被實行為將一資料訊號與一振盪器訊號以及一符號訊號進行邏輯結合，以獲得基於該邏輯結合的一混波器胞元輸出訊號。更進一步的實施例提供具有複數個混波器胞元的一調變器。
    公开号:TW201301746A
    申请号:TW101116120
    申请日:2012-05-07
    公开日:2013-01-01
    发明作者:Markus Schimper；Martin Simon
    申请人:Intel Mobile Comm Gmbh；
    IPC主号:H04L27-00
    专利说明:
    混波器胞元、調變器及方法
    實施例提供可被用在（舉例而言）一調變器（例如一極座標調變器、或一向量調變器）中的一混波器胞元，更進一步的實施例提供具有複數個這樣的混波器胞元的調變器。
    現代的傳輸架構以及移動無線晶片使用極座標調變器，已調變RF訊號的相位是經由一DPLL（數位鎖相迴路（digital phase locked loop））而進行調變，而振幅是以高頻DAC混波器（DAC –數位類比轉換器（digital to analog converter））進行調變，在極座標調變器中的基本問題是，調變錯誤會發生在星座圖（constellation diagram）的零交叉（zero crossing）處，或是調變頻譜被柔化（softened）。在星座圖的零交叉期間，180°的相位跳躍是必須的，其無法由DPLL進行處理，再者，HF-DAC僅能提供正訊號。
    實施例提供一混波器胞元，其被實行為將一資料訊號與一振盪器訊號以及一符號（sign）訊號進行邏輯結合，以獲得基於該邏輯結合的一混波器胞元輸出訊號。 更進一步的實施例提供一調變器，用來提供具有複數個上述混波器胞元的一調變器輸出訊號，再者，該調變器包括一振盪器，其被實施為提供一振盪器訊號至該複數個混波器胞元的每一個混波器胞元，再者，該調變器包括一解碼器，其被實施為基於待傳輸的資訊而提供一符號訊號以及一資料訊號至該複數個混波器胞元的每一個混波器胞元，該複數個混波器胞元彼此連接，以使得該調變器輸出訊號為該複數個混波器胞元的混波器胞元輸出訊號的一疊加（superposition）。
    在基於所附圖式而進行詳細的討論之前，應該要注意地是，相同的元件、或具有相同功能的元件被提供相同的元件符號，因此，被供給相同元件符號的元件的重複敘述會被省略，也因此，被提供相同元件符號的元件的敘述是可互換的。 第1圖顯示根據一實施例的一混波器胞元100的一方塊圖，該混波器胞元100被實施為會將一資料訊號101與一振盪器訊號103以及一符號訊號105進行邏輯結合，以獲得基於該邏輯結合的混波器胞元輸出訊號107。 實施例的一想法是，當在一調變器中的一混波器胞元中，此混波器胞元的訊號的一混波器胞元輸出訊號是基於該資料訊號以及該符號訊號的一邏輯結合（例如一數位連結）時，在星座圖之零交叉處的調變錯誤就可在這樣的調變器中（舉例而言，在一極座標調變器中）被避免或至少被減少，因此（舉例而言）在不需要振盪器訊號103的相位跳躍的情形下，該混波器輸出訊號107的極性在該混波器胞元100中的邏輯結合、或數位連結的幫助下，是可能被符號訊號105反相的，所以，藉由該資料訊號101以及該符號訊號105的該邏輯結合，有可能地是，提供振盪器訊號103（舉例來說）的DPPL是可能可以不需要在振盪器訊號103處執行180°的相位跳躍的（即使是在星座圖中的零交叉處也是一樣），因為符號的改變已經藉由該資料訊號101以及該符號訊號105的結合而實現，藉由在混波器胞元100中資料訊號101與振盪器訊號103以及符號訊號105的該邏輯結合取代在混波器胞元100外部切換振盪器訊號103（舉例來說）的極性，可避免資料訊號101以及符號訊號105之間的非同步。 舉例而言，在一調變器中，當在此調變器中供應複數個混波器胞元100時，每一個混波器胞元可獲得相同的符號訊號105以及相同的振盪器訊號103，並且，可以將此振盪器訊號103以及該符號訊號105與其專屬的資料訊號101進行邏輯結合，以獲得其混波器胞元輸出訊號。 根據數個實施例，該資料訊號101、該振盪器訊號103以及該符號訊號105可以是數位訊號。這些數位訊號可以（舉例而言）每一個由一個位元表示，藉由使用數位訊號以及邏輯地結合這些數位訊號，就可獲得該振盪器訊號103、該資料訊號101以及該符號訊號105間的高度同步，使得該調變器輸出訊號107具有高準確性，再者，數位訊號可以簡單地實現，且在調變圖中的一零交叉可藉由簡單地將該符號訊號105（舉例而言）由 “0”位準切換至 “1”位準而實現，因此，該振盪器訊號103可獨立於一數位資料字元（其中，該資料訊號103代表一個位元）的符號。 在一調變器中，振盪器訊號103可以是一已相位調變數位訊號，其中在該調變器的一輸出訊號的星座圖中待產生的零交叉不是藉由振盪器訊號103的180°相位跳躍而實現，而是藉由切換用於該調變器之個別混波器胞元的該符號訊號105而實現。 根據數個實施例，該資料訊號101、該振盪器訊號103以及該符號訊號105可以是電壓，而該混波器胞元100可以被實施為將這些訊號作為電壓而接收。 根據更進一步的實施例，該混波器胞元100所提供的該輸出訊號107可以是一電流，換言之，該混波器胞元100可以被實施為將該混波器胞元輸出訊號107提供為電流（例如數位電流），其可取決於檔案訊號101、振盪器訊號103以及符號訊號105而假設為二個不同的數值（相較於“0”位準以及“1”位準，舉例而言， “電流開（current on）”，“電流關（current off）”）。 第2A圖顯示根據一再一實施例的一混波器胞元200的一方塊圖，其為第1圖所顯示之混波器胞元100的一個可能實施方式。該混波器胞元200被實施為會將一資料訊號101與一第一振盪器訊號103以及一符號訊號105進行邏輯結合，以獲得一第一混波器胞元輸出訊號107（亦稱之為rf_out），該混波器胞元200與該混波器胞元100不同之處在於，其更進一步地被實施為會將該資料訊號101與一第二振盪器訊號103’以及該符號訊號105結合，以獲得一第二混波器胞元輸出訊號107’（亦稱之為rf_outx），該資料訊號101與該第二振盪器訊號103’以及該符號訊號105的此第二邏輯結合僅呈現了獲得一第二混波器胞元輸出訊號107’的一種選擇可能性（例如用於不同的實現），因此，實施例可基於該資料訊號101與一振盪器訊號103以及該符號訊號105的一邏輯訊號而僅提供一個混波器胞元輸出訊號107，所以接下來首先要詳細敘述用以獲得該第一混波器胞元輸出訊號107之該資料訊號101與該第一振盪器訊號103以及該符號訊號105的該邏輯結合。 該資料訊號101、該振盪器訊號103以及該符號訊號105形成該混波器胞元200的輸入訊號，而該混波器胞元輸出訊號107形成該混波器胞元200的一輸出訊號，該混波器胞元200被實施為藉由一第一邏輯結合而結合其輸入訊號中的兩個輸入訊號（該資料訊號101以及該振盪器訊號103），以及藉由一第二邏輯結合而將該第一邏輯結合的一結果201與該第三輸入訊號（該符號訊號105）進行邏輯結合，以獲得基於該第二邏輯結合的一結果203的該混波器胞元輸出訊號107，在第2A圖所顯示的實施例中，該第一邏輯結合是一NAND運算以及該第二邏輯結合是一XOR運算，因此，該混波器胞元200被實施為將該振盪器訊號103與該資料訊號101呈交至一NAND運算，以及將此NAND運算的結果201與該符號訊號105作XOR運算，以獲得基於此XOR運算的該結果203的該混波器胞元輸出訊號107。 如在第2A圖中所示，該混波器胞元200可包括一第一電流開關205，其中該混波器胞元輸出訊號107為沿著該第一電流開關205的一電流，該結果203形成用於該第一電流開關205的一第一控制訊號203，舉例而言，該第一電流開關205可取決於該控制訊號203的數值而被打開、或關閉，使得在該電流開關205的一打開狀態時沒有電流流經該電流開關205（例如在該第一控制訊號203為“0”位準時），以及在該電流開關205的一關閉狀態時電流流經該電流開關205（例如在該第一控制訊號203為“1”位準時），因此，該混波器胞元輸出訊號107將會在該電流開關205的打開狀態下具有 “0”位準，以及在該電流開關205的關閉狀態下具有 “1”位準。 總結來說，該混波器胞元200顯示一第一邏輯電路207被實施來基於該資料訊號101與該第一振盪器訊號103以及該符號訊號105的一邏輯結合，而提供用於該第一電流開關205的該第一控制訊號203。 該第一邏輯電路200包括一第一NAND閘極209，該第一NAND閘極209的一第一輸入被耦接至該第一振盪器訊號103可施加至的該混波器胞元200的一第一輸入，該第一NAND閘極209的一第二輸入被耦接至該混波器胞元200的一第二輸入，其中該資料訊號101可施加至該混波器胞元200，再者，該第一邏輯電路200包括一XOR閘極211，該XOR閘極211的一第一輸入被耦接至該第一NAND閘極209的一輸出，以接收該資料訊號101以及該第一振盪器訊號103的該NAND運算的結果201，該XOR閘極211的一第二輸入被耦接至該混波器胞元200的一第三輸入，其中該符號訊號105可被施加至該混波器胞元200，該第一XOR閘極211的一輸出被耦接至該第一電流開關205的一控制終端（例如直接連接），以將該第一控制訊號203提供至該電流開關205。 在本申請案中，一耦接表示與一或數個插入部件的一直接低電阻耦接以及一間接耦接，以使得在一第二電路節點處的訊號可取決於耦接至該第二電路節點的一第一電路節點處的一訊號，換言之，更進一步的裝置（特別是被動裝置），例如主動裝置（例如開關或電晶體）的切換路徑或是電阻，，可被連接在彼此耦接的二個終端之間。在已耦接的終端中，一部件可（但非為必須）連接在這些終端間，以使得彼此耦接的二個終端亦可直接地彼此連接（亦即，藉由低電阻傳導連接）。 再者，根據本申請案，當施加至一第二終端的訊號與施加至一第一終端的訊號相同時，該第一終端直接連接至該第二終端，其中，寄生效應、或微量的損失由於導體電阻而被忽略，因此，二個直接連接的終端典型地是在不需要額外插入部件的情形下經由跡線或電線連接。 根據數個實施例，該第一邏輯電路207可提供該第一控制訊號203作為一數位訊號，舉例而言，因而使得在該控制訊號的一第一狀態下，該第一電流開關205為不具傳導性，以及因而使得在不同於該第一控制訊號203的該第一狀態（舉例而言，與其互補）的該第一控制訊號203的一第二狀態下，該第一電流開關205為具傳導性。 根據更進一步的實施例，該混波器胞元200可包括一電流源213（舉例而言，一定電流源213），該電流源可產生，舉例而言，（流出該電流源的）一正電流、或（進入該電流源的）一負電流。 在此，該第一電流開關205的一切換路徑可連接在該電流源213以及該混波器胞元200的一第一輸出206之間，其中在該第一輸出206提供有該混波器胞元200的該第一混波器胞元輸出訊號107，因此，該第一電流開關205可實行為，在其可傳導狀態下，提供該電流源213所提供的一電流，以作為在該混波器胞元200的該第一輸出206處的一第一混波器胞元輸出訊號107。 如第2A圖所示，該電流開關205可實現為一電晶體，其中，該電晶體的一控制終端被耦接至該第一邏輯開關207的輸出（舉例而言，與該第一XOR閘極211的輸出一起），此第一電流開關205的切換路徑可耦接於該電流源213以及該混波器胞元200的該第一輸出206之間，舉例而言，該第一電流開關205的一源極終端可被耦接至該電流源213，該第一電流開關205的一汲極終端可被耦接至該混波器胞元200的該第一輸出206。 該第一電流開關205，舉例而言，可為一場效電晶體，一金氧半場效電晶體（MOSFET），或一雙極電晶體。 該電晶體的一源極終端，舉例而言，可為該電晶體的一源極終端、或一射極終端，一汲極終端，舉例而言，可為該電晶體的一汲極終端、或一集極終端，以及一控制終端，舉例而言，可為該電晶體的一閘極終端、或一基極終端，如此的一電晶體的切換路徑可因此，舉例而言，為該電晶體的一汲極-源極路徑、或該電晶體的一射極-集極路徑，然後，一主要電晶體電流典型地會由該源極終端流至該汲極終端，反之亦然。 根據更進一步的實施例，該電流開關205亦可以實現為其他的開關型態，舉例而言，其形式可為所謂的傳輸閘極，繼電器，或MEMS開關（MEMS = microelectromechanical system（微機電系統））。 在本案的一些例子中，獲得不同的輸出訊號為有用的，在此情形下，如第2A圖中所示，該混波器胞元200可包括一第二邏輯電路207’以及一第二電流開關205’，該第二邏輯電路207’與該第二電流開關205’的連接被實行為將該資料訊號101與該第二振盪器訊號103’以及該符號訊號105進行邏輯結合，以提供該第二混波器胞元輸出訊號107’，該第二邏輯電路207’可建構為類似於該第一邏輯電路207，但不同之處在於，其接收的是該第二振盪器訊號103’，而非該第一振盪器訊號103，該二個振盪器訊號103、103’可提供為彼此互補，舉例而言，180°相移。 因此，該第二邏輯電路207’包括一第二NAND閘極209’，以及該第二NAND閘極209’的一第一輸入被耦接至該混波器胞元200提供有該資料訊號101的該第二輸入，該第二NAND閘極209’的一第二輸入被耦接至該混波器胞元200提供有該第二振盪器訊號103’的一第四輸入，再者，該第二邏輯電路207’包括一第二XOR閘極211’，該第二XOR閘極211’的一第一輸入被耦接至該第一NAND閘極209’的一輸出，以接收該資料訊號101與該第二振盪器訊號103’的該NAND運算的一結果201’，該第二XOR閘極211’的第二輸入被耦接至該混波器胞元200提供有該符號訊號105的該第三輸入，該第二XOR閘極211’的一輸出以及因此該第二邏輯電路207’的一輸出被耦接至該第二電流開關205’的一控制終端，以提供該第二電流開關205’一第二控制訊號203’，以作為該符號訊號105的該XOR運算與該資料訊號101以及該第二振盪器訊號103’的該NAND運算的該結果201’的一結果。 該第二電流開關205’的一切換路徑被連接於該電流源213以及該混波器胞元200提供有該第二混波器胞元輸出訊號107’的一第二輸出206’之間，該第二混波器胞元輸出訊號207’亦可以由該混波器胞元200提供為電流，電流開關205、205’皆被耦接至該電流源213，因而使得（藉由用於該二個電流開關205、205’的相同選擇下游階段（downstream stage））該混波器胞元輸出訊號107、107’的最小及最大振幅可以每一個皆相同。 類似於該第一電流開關205，該第二電流開關205’亦可被實現為一電晶體。 根據更進一步的實施例，該二個電流開關205、205’可以被實現為相同。 因此，該混波器胞元200實行為，與該資料訊號101與該第一振盪器訊號102以及該符號訊號105的該邏輯結合同時一起執行該資料訊號101，該符號訊號105，以及該第二振盪器訊號103’的該邏輯結合。 第2B圖顯示具有二個連續連接電晶體221、223的該電流源213的一可能實行，該二個電晶體221、223的控制終端225、227被連接至該電流源213的一共同控制終端，在此，舉例而言，可施加一控制電壓vcurr，而經由該控制電壓vcurr，可設定該電流源213所提供的一電流I，此電流I可由電流開關205、205’提供至該混波器胞元200，以作為混波器胞元輸出訊號107、107’。 第3圖顯示基於所施加的資料訊號101，二振盪器訊號103、103’，以及該符號訊號105而可發生在第2A圖所顯示的該混波器胞元200中的波形的一模擬圖，在此，上面二個圖式顯示用於二電流開關205、205’的二控制訊號203、203’，以作為下面四個圖式中所舉例的訊號101、103、103’、105的邏輯結合的一結果，在X軸上，時間以毫微秒（nanosecond）表示，而Y軸則是標示單位為伏特的電壓。 明顯地，藉由反相該資料訊號101的符號，控制訊號203、203’亦會被反相，因此，舉例而言，當該資料訊號101、該第一振盪器訊號103、以及該符號訊號105包括一“1”位準時，該第一控制訊號203會包括一“1”位準，另一方面，當該資料訊號101以及該第一振盪器訊號103包括一“1”位準以及該符號訊號105包括一“0”位準時，該控制訊號203會包括一“0”位準。 二控制訊號203、203’直接關連於該混波器胞元輸出訊號107、107’，因此，舉例而言，當該第一控制訊號203包括一“1”位準時，該第一混波器胞元輸出訊號107可包括一“1”位準（亦即，電流沿著該第一電流開關205的該切換路徑流動），另一方面，當該第一控制訊號203包括一“0”位準時，該第一混波器胞元輸出訊號107可包括一“0”位準（亦即，沒有電流沿著該第一電流開關205流動），類似地，此亦可應用於該第二混波器胞元輸出訊號207’以及該第二控制訊號203’。 第4圖顯示根據本發明一實施例的一調變器400的示意圖，該調變器400包括複數個混波器胞元200a – 200n（在此，n為任何自然數），再者，該調變器400包括一振盪器401，其實行為提供一第一振盪器訊號103以及一第二振盪器訊號103’至該複數個混波器胞元200a – 200n的每一個混波器胞元，該第一振盪器訊號103以及該第二振盪器訊號103’，舉例而言，可彼此相反，再者，該調變器400包括一解碼器，其實行為基於待傳輸的資訊419而提供一符號訊號105以及一資料訊號（舉例而言，該資料訊號101）至該複數個混波器胞元的每一個混波器胞元，該複數個混波器胞元200a – 200n彼此連接，因而使得一第一調變器輸出訊號407為該複數個混波器胞元200a – 200n的該第一混波器胞元輸出訊號（舉例而言，該混波器胞元輸出訊號107）的一疊加，一第二調變器輸出訊號407’為該複數個混波器胞元200a – 200n的該第二混波器胞元輸出訊號的一疊加，用於該調變器400中的混波器胞元，舉例而言，可以每一個皆建構為與第2A圖中所顯示的該混波器胞元200一樣，亦即，混波器胞元的每一個皆接收來自該解碼器的專屬資料訊號，以及該第一振盪器訊號103、該第二振盪器訊號103’、以及該符號訊號105，基於這些已接收訊號的邏輯結合以提供其混波器胞元輸出訊號107、107’。 根據更進一步的實施例，舉例而言，在一非差分配置（non-differential arrangement）中，更進一步地，混波器胞元可被使用來接收僅一個振盪器訊號，且亦僅提供一個混波器胞元輸出訊號，因而使得該調變器400亦僅提供一個調變器輸出訊號407，在此情形下，該振盪器401亦僅提供一個振盪器訊號103至複數個混波器胞元。 在第4圖所顯示的該調變器400中，該解碼器包括一行解碼器（column decoder）403以及一列解碼器（row decoder）405，以提供該第一振盪器訊號103、該第二振盪器訊號103’、該符號訊號105以及一分配的（專屬的）資料訊號至每一個混波器胞元200a – 200n，再者，該調變器400的該解碼器可包括一邏輯電路409，其基於待傳輸的一資料字元411而提供用於該列解碼器405以及該行解碼器403的控制訊號。 混波器胞元200a – 200n的第一輸出可被連接至該調變器400提供有該第一調變器輸出訊號407的一共同輸出節點，混波器胞元200a – 200n的第二混波器胞元輸出可被連接至該調變器400提供有該第二調變器輸出訊號407’的一第二調變器輸出節點，在此，該第一調變器輸出節點可經由一第一線圈L1而耦接至該調變器400的一電流源413，以及該第二調變器輸出節點可經由一第二線圈L2而耦接至該電流源413。 顯示於第4圖中的該調變器，舉例而言，可以是一極座標調變器，亦即，該振盪器401實行為可依據待傳輸的資訊而改變該振盪器訊號103（以及該第二振盪器訊號103’）的一相位，舉例而言，該振盪器401可實行為接收一相位設定訊號415。 根據更進一步的實施例，該調變器400可包括一QAM解碼器417，其實行為可基於待傳輸的資訊419而提供該相位設定訊號415，該符號訊號105，以及該資料字元411。 在第4圖所顯示的差分配置中，該調變器400實行為提供一差分輸出訊號（以該第一調變器輸出訊號407以及該第二調變器輸出訊號407’間的一差分的形式），此差分輸出訊號，舉例而言，可被提供在一天線電路，以將其經由無線電進行傳輸，此差分輸出訊號，舉例而言，可以是一QAM調變（正交調幅（quadrature amplitude modulated））訊號，而與用於個別之混波器胞元200a -200n的資料訊號相反，該資料字元411可包括複數個狀態，並且可敘述所需差分輸出訊號的振幅，此振幅可藉由相加混波器胞元輸出訊號107、107’而被提供在具有混波器胞元200a – 200n的該調變器輸出節點。 第5圖顯示根據一再一實例的一方法500的流程圖。 該方法500包括一步驟501，將一資料訊號與一振盪器訊號以及一符號訊號進行邏輯結合，以得出一混波器胞元輸出訊號，該方法500可藉由，舉例而言，該混波器胞元100、或該混波器胞元200、或根據一實施例的一另一混波器胞元而執行。 具選擇地是，該方法500可更進一步包括一步驟503。此可選擇步驟503可包括將該資料訊號與一再一振盪器訊號以及該符號訊號進行邏輯結合，以獲得一另一混波器胞元輸出訊號。 根據一更進一步的實施例，步驟501以及503可同時執行。 在接下來，某些方面構想的實施例將進行總結。 實施例提供具有一符號訊號以及一符號位元的分散式數位RF DAC混波器胞元。更進一步的實施例提供一分散式RF DAC混波器（舉例而言，該調變器400）。 第6圖顯示如此的一RF DAC的時間輸出訊號以及輸出頻譜，以作為解析度256位元以及1 GHz LO頻率（該振盪器訊號的振盪器頻率）的模擬結果。 更進一步的實施例提供具有數位分散式雙平衡混波器的一RF DAC、或一調變器（舉例而言，一數位向量調變器，如該調變器400），其中，根據實施例，該RF DAC、或調變器的該數位分散式雙平衡混波器包括複數個混波器胞元（舉例而言，混波器胞元200a – 200n）。此數位分散式雙平衡混波器具有的優勢是，訊號路徑中不需要偏壓電流、或不存在有偏壓電流，以及因此，就沒有（舉例而言，起因於變化偏壓電流的）訊號毀損會發生。總結地，數個實施例提供具有分散式數位雙平衡混波器的數位向量調變器，而其則是允許該數位向量調變器的訊號路徑中不需要偏壓電流。 藉由在該分散式RF DAC的混波器胞元中插入一符號位元以及一XOR運算，就有可能可以處理該資料字元的正及負半波。因此，在星座圖中零交叉的問題就可以被解決。該XOR運算是由該LO訊號（該振盪器訊號訊號）直接進行，或是在用於混合二個訊號的該NAND運算後進行。藉由在混波器輸出處已被減少的輸出電力，雜訊亦可由於電流源已被關閉而減少。 在實施例中，輸出訊號的極性在該分散式RF DAC的一胞元中的一數位連結的幫助下，以該數位資料字元的該符號位元而被反相。 實施例可實現為標準胞元，舉例而言，XOR閘極，以及NAND閘極可在標準胞元的幫助下實現。 當某些方面的構想以裝置的形式進行敘述的同時，顯然，這些方面的敘述亦代表分別的方法，因而使得一裝置的方塊、或裝置亦可以被視為一分別的方法步驟、或一方法步驟的特徵。類似地，在方法步驟上下文中、或作為方法步驟所敘述的構想亦代表分別方塊的敘述、或分別裝置的詳細或特徵。方法步驟的一些或全部可藉由硬體裝置（或藉由使用一硬體裝置）而執行，例如，一微處理器，一可程式化電腦，或一電子電路。在一些實施例中，最重要的方法步驟的其中一些或數個可藉由如此的一裝置而執行。
    100、200a、200n．．．混波器胞元
    101．．．資料訊號
    103、103’．．．振盪器訊號
    105．．．符號訊號
    107、107’、rf_out、rf_outx．．．混波器胞元輸出訊號
    200．．．混波器胞元、邏輯電路
    201、201’．．．結果
    203、203’．．．控制訊號
    205、205’．．．電流開關
    206、206’．．．輸出
    207．．．邏輯電路、邏輯開關
    207’．．．邏輯電路、邏輯開關、混波器胞元輸出訊號
    209、209’．．．NAND閘極
    211、211’．．．XOR閘極
    213、413．．．電流源
    221、223．．．電晶體
    225、227．．．控制終端
    400．．．調變器
    401．．．振盪器
    403．．．行解碼器
    405．．．列解碼器
    407、407’．．．調變器輸出訊號
    409．．．邏輯電路
    411．．．資料字元
    415．．．相位設定訊號
    417．．．QAM解碼器
    419．．．資訊
    L1、L2．．．線圈
    QAM．．．正交調幅(quadrature amplitude modulated)
    vcurr．．．控制電壓
    本發明的實施例將基於所附圖式而於接下來進行討論，其中： 第1圖：根據一實施例的一混波器胞元的一方塊圖；第2A圖：根據一實施例的第1圖中混波器胞元的一可能實施方式的一方塊圖；第2B圖：可用於第2A圖所顯示之實施例中的一電流源的可能實施方式；第3圖：第2A圖中所顯示之混波器胞元的訊號的波形的一模擬圖；第4圖：根據一實施例的一調變器的一方塊圖；第5圖：根據一實施例的一方法的流程圖；以及第6圖：根據一實施例的一RF-DAC的時間輸出訊號以及輸出頻譜。
    100．．．混波器胞元
    101．．．資料訊號
    103．．．振盪器訊號
    105．．．符號訊號
    107．．．混波器胞元輸出訊號
    权利要求:
    Claims (26)
    [1] 一種混波器胞元，被實行為將一資料訊號與一振盪器訊號以及一符號訊號進行邏輯結合，以獲得基於該邏輯結合的一混波器胞元輸出訊號。
    [2] 如申請專利範圍第1項所述的混波器胞元，其中，該資料訊號，該振盪器訊號，以及該符號訊號為該混波器胞元的輸入訊號：以及其中，該混波器胞元被實行為藉由一第一邏輯結合而將其輸入訊號的其中二個進行邏輯結合，以及藉由一第二邏輯結合而將該第一邏輯結合的一結果與該第三輸入訊號進行邏輯結合，以獲得基於該第二邏輯結合的一結果的該混波器胞元輸出訊號。
    [3] 如申請專利範圍第2項所述的混波器胞元，其中，該第一邏輯結合為一NAND運算，以及該第二邏輯結合為一XOR運算，或其中，該第一邏輯結合為一XOR運算，以及該第二邏輯結合為一NAND運算。
    [4] 如申請專利範圍第1項所述的混波器胞元，其被實行為藉由一第一邏輯結合而將該振盪器訊號與該資料訊號進行邏輯結合，以及藉由一第二邏輯結合而將該第一邏輯結合的一結果與該符號訊號進行邏輯結合，以獲得基於該第二邏輯結合的一結果的該混波器胞元輸出訊號。
    [5] 如申請專利範圍第2項所述的混波器胞元，其中，該第一邏輯結合為一NAND運算，以及該第二邏輯結合為一XOR運算。
    [6] 如申請專利範圍第1項所述的混波器胞元，其更進一步被實行為將該資料訊號以及該符號訊號與一另一振盪器訊號進行邏輯結合，以獲得一另一混波器胞元輸出訊號。
    [7] 如申請專利範圍第6項所述的混波器胞元，其被實行為獨立於該資料訊號，該符號訊號以及該另一振盪器訊號的該邏輯結合而執行該資料訊號，該符號訊號，以及該振盪器訊號的該邏輯結合。
    [8] 如申請專利範圍第6項所述的混波器胞元，其被實行為類似於該資料訊號，該符號訊號以及該振盪器訊號的該邏輯結合而執行該資料訊號，該符號訊號，以及該另一振盪器訊號的該邏輯結合。
    [9] 如申請專利範圍第6項所述的混波器胞元，其被實行為與該資料訊號，該符號訊號以及該另一振盪器訊號的該邏輯結合同時執行該資料訊號，該符號訊號，以及該振盪器訊號的該邏輯結合。
    [10] 如申請專利範圍第1項所述的混波器胞元，包括一邏輯電路以及一電流開關；其中，該邏輯電路被實行為基於該資料訊號，該符號訊號，以及該振盪器訊號的該邏輯結合而提供用於該電流開關的一控制訊號；以及其中，該混波器胞元輸出訊號為沿著該電流開關的一電流。
    [11] 如申請專利範圍第10項所述的混波器胞元，其中，該邏輯開關被實行為將該控制訊號提供為數位訊號。
    [12] 如申請專利範圍第10項所述的混波器胞元，其中，該邏輯電路被實行為提供該控制訊號，以使得該電流開關在該控制訊號的一第一狀態下為不具傳導性，以及使得該電流開關在不同於該控制訊號的該第一狀態的該控制訊號的一第二狀態下為具傳導性。
    [13] 如申請專利範圍第10項所述的混波器胞元，其中，該電流開關的一切換路徑連接於一電流源以及該混波器胞元的一輸出之間，該混波器胞元中提供有該混波器胞元輸出訊號；以及其中，該電流開關的一控制終端耦接至該邏輯電路的一輸出，該邏輯電路中提供有該控制訊號。
    [14] 如申請專利範圍第10項所述的混波器胞元，更包括一另一電流開關以及一另一邏輯電路；其中，該另一邏輯電路被實行為執行該資料訊號，該符號訊號，以及一另一振盪器訊號的一邏輯結合，以獲得用於該另一電流開關的一另一控制訊號；以及其中，該混波器胞元被實行為提供沿著該再一電流開關的一電流的一另一混波器胞元輸出訊號。
    [15] 如申請專利範圍第10項所述的混波器胞元，其中，該混波器胞元的電流開關為電晶體。
    [16] 如申請專利範圍第1項所述的混波器胞元，其被實行為將該資料訊號，該符號訊號，以及該振盪器訊號接收為數位訊號。
    [17] 如申請專利範圍第1項所述的混波器胞元，其被實行為將該資料訊號，該符號訊號，以及該振盪器訊號接收為電壓訊號。
    [18] 如申請專利範圍第1項所述的混波器胞元，其被實行為將該混波器胞元輸出訊號提供為電流訊號。
    [19] 一種電路，包括：如申請專利範圍第1至18項其中一所述的一混波器胞元；以及一振盪器，其被實行為提供該振盪器訊號以及一另一振盪器訊號，以使得該另一振盪器訊號被反相為該振盪器訊號。
    [20] 一種混波器胞元，包括：一資料訊號輸入，用以接收一資料訊號；一第一振盪器訊號輸入，用以接收一第一振盪器訊號；一第二振盪器訊號輸入，用以接收一第二振盪器訊號；一符號訊號輸入，用以接收一符號訊號；一第一混波器胞元輸出，用以提供一第一混波器胞元輸出訊號；一第二混波器胞元輸出，用以提供一第二混波器胞元輸出訊號；一第一NAND閘極以及一第二NAND閘極；一第一XOR閘極以及一第二XOR閘極；以及一第一電流開關以及一第二電流開關，其中，該第一NAND閘極的一第一輸入耦接至該第一振盪器訊號輸入，以及該第一NAND閘極的一第二輸入耦接至該資料訊號輸入；其中，該第二NAND閘極的一第一輸入耦接至該資料訊號輸入，以及該第二NAND閘極的一第二輸入耦接至該另一振盪器訊號輸入；其中，該第一XOR閘極的一第一輸入耦接至該第一NAND閘極的一輸出，以及該第一XOR閘極的一第二輸入耦接至該符號訊號輸入；其中，該第二XOR閘極的一第一輸入耦接至該第二NAND閘極的一輸出，以及該第二XOR閘極的一第二輸入耦接至該符號訊號輸入；其中，該第一XOR閘極的一輸出耦接至該第一電流開關的一控制終端；其中，該第二XOR閘極的一輸出耦接至該第二電流開關的一控制終端；其中，該第一混波器胞元輸出耦接至該第一電流開關的一切換路徑；以及其中，該第二混波器胞元輸出耦接至該第二電流開關的一切換路徑。
    [21] 一種調變器，用於提供一調變器輸出訊號，包括：如申請專利範圍第1至20項其中一所述的複數個混波器胞元；一振盪器，其被實行為將一振盪器訊號提供至該複數個混波器胞元的每一個混波器胞元；以及一解碼器，其被實行為基於待傳輸的資訊而提供一符號訊號以及一資料訊號至複數個混波器胞元的每一個混波器胞元；以及其中，該複數個混波器胞元彼此連接，以使得該調變器輸出訊號為該複數個混波器胞元的該等混波器胞元輸出訊號的一疊加。
    [22] 如申請專利範圍第21項所述的調變器，其中，該振盪器被實行為基於待傳輸的該資訊而變化該振盪器訊號的一相位。
    [23] 如申請專利範圍第21項所述的調變器，其中，該振盪器被實行為將相同的振盪器訊號提供至該複數個混波器胞元的每一個混波器胞元。
    [24] 如申請專利範圍第21項所述的調變器，其中，該解碼器被實行為將相同的符號訊號提供至該複數個混波器胞元的每一個混波器胞元，以及將分配至該混波器胞元的一資料訊號提供至每一個混波器胞元。
    [25] 如申請專利範圍第21項所述的調變器，其更進一步被實行為提供一另一調變器輸出訊號；其中，該振盪器被實行為將一另一振盪器訊號提供至該複數個混波器胞元的每一個混波器胞元；其中，該複數個混波器胞元的每一個混波器胞元實行為將其資料訊號與該另一振盪器訊號以及該符號訊號進行邏輯結合，以獲得基於此再一邏輯結合的一另一混波器胞元輸出訊號；以及其中，該複數個混波器胞元彼此連接，以使得該另一調變器輸出訊號為該複數個混波器胞元的該等另一混波器胞元輸出訊號的一疊加。
    [26] 一種提供一混波器胞元輸出訊號的方法，包括：將一資料訊號與一振盪器訊號以及一符號訊號進行邏輯結合，以獲得該混波器胞元輸出訊號。
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    法律状态:
    2018-03-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    DE201110075796|DE102011075796B4|2011-05-13|2011-05-13|Mischerzelle, Modulator und Verfahren|
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